未来五年，AI 芯片最重要的两个底层技术变量：背面供电 BSPDN，以及 High-NA EUV 光刻背面供电（BSPD

戈多Godot

未来五年，AI 芯片最重要的两个底层技术变量：背面供电 BSPDN，以及 High-NA EUV 光刻
背面供电（BSPDN，Backside Power Delivery Network），核心是把供电网络从晶圆正面挪到背面
。
通常，晶圆正面既要走信号线，也要走供电线。问题是，先进制程越往后，晶体管越密，正面布线越拥挤，供电压降、电阻、发热都会变成瓶颈。
BSPDN 的价值是把供电线路挪到晶圆背面，让正面专注于信号互连。供电更稳、信号路径更短、布线密度更高。
对 700W 以上的 AI 加速器来说，这是核心变量。
因为 AI 芯片不是单纯缺晶体管，而是缺稳定供电、缺热管理、缺高频率下的持续输出能力。
Intel 在 18A 节点首次商用 BSPDN，TSMC 也在跟进。
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第二个变量是 High-NA EUV 光刻。
简单说，High-NA EUV 可以在单次曝光下打印更细的图案，让同样面积里塞进更多晶体管。
ASML 的 Twinscan EXE:5000 系列 High-NA EUV，单台售价约 3.5 亿美元，几乎是当前 NXE:3800E 系统的两倍。
先进制程继续往前，已经不是单纯买更多设备，而是设备价格、光罩成本、抗蚀剂体系、计量工具全部重新升级。
如果 High-NA EUV 顺利落地，AI 加速器在 A14 这一代的单位面积晶体管数量，相比 N2 仍有机会继续大幅提升，对应单芯片算力继续跃迁。
但如果 High-NA EUV 延迟，行业就会被迫提前转向更激进的先进封装和系统级架构创新。
所以这条线可以分两种情景看。
如果 BSPDN 和 High-NA EUV 按计划推进：
利好 $INTC  $TSM $ASML  。
Intel 受益于 18A / PowerVia 的领先窗口,TSMC 受益于先进制程继续迭代.ASML 继续垄断最关键的光刻设备。
如果 High-NA EUV 延迟：
利好 $AVGO $MRVL  
这类系统级设计和定制芯片公司。
因为当制程缩放变慢，行业就只能通过先进封装、Chiplet、互连、定制 ASIC 和系统架构来继续榨算力。

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